verilog 시계[디지털 논리 회로] > 외부자료

본문 바로가기



외부자료

verilog 시계[디지털 논리 회로]

페이지 정보

작성일18-06-08 06:18

본문




Download : verilog 시계[디지털 논리 회로].hwp





verilog 시계[디지털 논리 회로]
모듈 및 시뮬레이션

1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
`전체 시간모듈이지만 1분까지만 코딩하였습니다.>
㉮기본 시간 모듈

`timescale 100ns/1ns

module timer_go
(c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c);

input c1k,reset;

output [5:0] comma_a, sec_b, min_b, hour_b;
output [4:0] sec_a, min_a;
output [2:0] hour_a;
output [3:0] night_a;
output c1k_c;
output [17:0] c1k_b;

reg [5:0] comma_a, sec_b, min_b, hour_b;
reg [4:0] sec_a, min_a;
reg [2:0] hour_a;
reg [3:0] night_a;
reg c1k_c;
reg [17:0] c1k_b;

initial
begin
comma_a=0;
sec_a = 0;
sec_b = 0;
min_a = 0;
min_b = 0;
hour_a = 0;
hour_b = 0;
night_a = 4`hA;
c1k_b = -1;
c1k_c = 0;

end

always @ (posedge c1k or posedge reset)

begin

if (c1k_b == 18`d99999)
begin
c1k_b <= 0;
c1k_c <= 1;
end
else
begin
c1k_b <= c1k_b + 1;
c1k_c = 0;
end
end

always @ (posedge c1k_c or pose…(생략(省略)) dge reset)
begin
if(reset)
begin
sec_b <= 0;
comma_a <= 0;
end
else if(comma_a == 9)
begin
comma_a <= 0;
sec_b <= sec_b + 1;
end
else
begin
comma_a <= comma_a + 1;
end
end

always @(posedge c1k_c or posedge reset)
begin
if (reset) begin
sec_a<=3`d0;
sec_b<=4`d0;
end
else if (c1k_c) begin
if(comma_a==4`d9) begin
if(sec_b==4`d9) begin
sec_b<=4`d0;
if(sec_a==4`d5)
sec_a<=4`d0;
else
sec_a<=sec_a+1;
end
else
sec_b<=sec_b+1`b1;
end
else begin
sec_a<=sec_a;
sec_b<=sec_b;
end
end
else begin
sec_a<=sec_a;
sec_b<=sec_b;
end
end

always @(posedge c1k_c or posedge reset)
begin



Download : verilog 시계[디지털 논리 회로].hwp( 32 )



verilog 시계[디지털 논리 회로]

verilog,시계,디지털,논리,회로,기타,레포트
레포트/기타



verilog 시계[디지털 논리 회로] , verilog 시계[디지털 논리 회로]기타레포트 , verilog 시계 디지털 논리 회로
설명

verilog%20시계[디지털%20논리%20회로]_hwp_01_.gif verilog%20시계[디지털%20논리%20회로]_hwp_02_.gif verilog%20시계[디지털%20논리%20회로]_hwp_03_.gif verilog%20시계[디지털%20논리%20회로]_hwp_04_.gif verilog%20시계[디지털%20논리%20회로]_hwp_05_.gif verilog%20시계[디지털%20논리%20회로]_hwp_06_.gif







순서


다.`
㉮기본 시간 모듈

`timescale 100ns/1ns

module timer_go
(c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c);

input c1k,reset;

output [5:0] comma_a, sec_b, min_b, hour_b;
output [4:0] sec_a, min_a;
output [2:0] hour_a;
output [3:0] night_a;
output c1k_c;
output [17:0] c1k_b;

reg [5:0] comma_a, sec_b, min_b, hour_b;
reg [4:0] sec_a, min_a;
reg...

모듈 및 시뮬레이션

1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
<전체 시간모듈이지만 1분까지만 코딩하였습니다.

외부자료 목록

게시물 검색


해당 레포트자료의 저작권은 각 레포트업로더에게 있습니다.
dreamstar 은 통신판매중개자이며 통신판매의 당사자가 아닙니다.
따라서 상품·거래정보 및 거래에 대하여 책임을 지지 않습니다.

Copyright © dreamstar.co.kr All rights reserved.
상단으로
모바일 버전으로 보기